PCB板雙面布局的DDR表底走線居然不一樣，這么低級的錯誤都沒看出來？
發布時間：2025-11-20 10:21:52
高速先生成員-- 黃剛
最近Chris都在出差，在各地的研討會上與眾多的硬件工程師交流，發現現在硬件工程師除了對前端的硬件原理很了解之外，也慢慢的對PCB設計有了很深的認知。在某一次交談中，Chris給他們去分享DDR的仿真設計這個話題，發現他們也有了很多優化的想法。例如這篇文章的例子，是一個比較復雜的1拖多的DDR4拓撲，然后雙方就圍繞著這個case展開了激烈但是很禮貌的討論。。。
像上圖這個1拖多的fly-by+T的混合拓撲，Chris和大家分享這個拓撲有哪些點比較影響DDR顆粒的信號質量，沒想到這家客戶還是比較懂的，一語中的就指出了最大的優化方向，那就是從主干道到顆粒的這段分支要越短越好，也就是下圖所示的這幾段走線。
這個客戶還是比較的愛學習，除了硬件本身的知識外，還花很多時間去了解PCB設計的知識，也看了很多主流芯片的PCB設計指導書，對DDR設計包括高速設計有比較深的認識。的確，對于上面這個DDR的混合拓撲而言，分支長度越短越好，而且還越對稱越好。
從一些理論的仿真結果來看，這個分支（也叫stub）越長，對顆粒，尤其是靠近芯片的第一組顆粒的信號質量影響越大。
這個客戶越講越興奮，還順手拿出了我們SI團隊今年幫他做過仿真的DDR4設計來調侃。這是一款客戶自己設計，然后我們去做仿真幫他們驗證信號質量的case。
這是一個1拖9的DDR4負載，表層5個顆粒，底層4個顆粒的fly-by+T的混合拓撲。
客戶首先根據他們看到過的設計指導書先做了初始版本的設計給我們仿真，我們SI團隊就先對這個版本進行仿真，然后仿真發現拓撲中有優化的地方就把優化意見給到客戶，客戶進行修改后，再把新版本給我們進行仿真迭代。所以通過這個流程，大家就能知道，如果設計是客戶自己做，我們去做仿真的話，我們的工作量其實會大一點，因為涉及到可能雙方的多次迭代過程。
這個客戶自己也有一些優化的想法，所以前面的一些走線長度和阻抗的優化調整意見給到他們的時候，他們也能夠接受，并且表示贊同。當我們提出最后一項優化方案后，他們就表示出了深深的不太理解了。
這一條意見就是讓表底層的走線特意做成不一樣長。這是1拖9的地址控制信號，由于地址控制信號的數量比較多，需要分為3到4層才能走完，板子是3mm厚，一共是22層設計。其中有若干根地址控制信號的主干道，客戶走到了第20層。下圖是客戶本身的設計，如下所示：
客戶設計的版本已經考慮到了表底層這段分支的影響，把這段表底層走線盡量做短，而且還嚴格的對稱，stub線長做到了才77mil，表底層長度也一樣。
客戶覺得這個設計是很不錯的，所以他們沒法理解，我們SI團隊仿真驗證完后，居然做成了不等長的設計。表層的走線保持77mil不變，但是把底層的走線做成了139mil。不僅stub變長了，而且還不對稱！客戶越說越激動，感覺真的很難接受。
Chris看到這個例子，瞬間就明白緣由了。按照目前很多地址控制信號線主干道走到了18和20層的這個原始版本，我們SI團隊進行了全通道的仿真，發現信號質量的確不怎么樣，如下所示：
如果能把這把地址控制信號走線保持表底層都是77mil不變，然后挪到靠中間層去走主干道，例如挪到L7，L9，L14層這幾層中間層去走的話，效果會怎么樣呢？雖然在這個項目中，中間層需要走其他高速信號，沒法真正實現DDR的地址控制信號走到這些層去，但是我們先在仿真上看看效果是可以操作的哈。
沒錯，這個就是跟客戶的理論預期是一樣的，信號質量就比較完美了，如下所示：
客戶看到這里之后，其實也開始有點懵了，為什么我的表底層分支長度都是77mil，只是主干道放到了不同的層去走，信號質量影響就那么大了？
最后在Chris耐心地給他們講述下當中的差異和更深層次的原理，并給出在原始版本基礎中加長底層走線后的仿真結果后，對比發現，原始版本在底層加長走線的case雖然看起來達不到直接放在中間層的效果好，但是也比原始不加長的設計要有一定的改善了。客戶最終信服了，覺得理論終歸是理論，還是要結合到設計本身的情況來應用才是王道啊！
